Metadata
Author: patents-wipo
Data
English[en]
A priority control register (104) dynamically controls the state of internal transition on the basis whether a memory request is issuable or not which is obtained from the inside of a memory request issuability signal generation unit (106) and whether memory requests are retained in REQ_BUFs (102) which is obtained from respective determination circuits (105) consisting of the determination circuits (#2 to #5).
French[fr]
Selon l'invention, un registre de commande de priorité (104) commande de manière dynamique l'état d'une transition interne selon qu'une requête mémoire, qui est obtenue à partir de l'intérieur d'une unité de génération de signal de caractère émissible de requête mémoire (106), peut être émise ou non, et selon que des requêtes mémoires sont retenues dans REQ_BUF (102), ce qui est obtenu à partir de circuits de détermination respectifs (105) constitués des circuits de détermination (#2 à #5).
Japanese[ja]
優先度制御レジスタ104は、メモリ要求発行可否信号生成部106内から得られるメモリ要求の発行可否状況と各#2~#5の各判定回路105より得られるREQ_BUF102内のメモリ要求の滞留状況とに基づいて、内部の遷移状態を動的に制御する。