半導体基板上にフィン状半導体層を形成し、柱状半導体層と第1のポリシリコンによる第1と第2のダミーゲートを形成する工程と、第2のダミーゲートの周囲に、第5の絶縁膜と第6の絶縁膜を形成する工程と、層間絶縁膜を堆積し化学機械研磨しダミーゲートの上部を露出し、第1と第2のダミーゲートを除去し、金属を堆積しエッチバックを行い、ゲート電極及びゲート配線を形成する工程と、第5の絶縁膜と第6の絶縁膜とによる絶縁膜サイドウォールを形成し、フィン状半導体層上に、第1のエピタキシャル成長層を形成し、柱状半導体層上に第2のエピタキシャル成長層を形成する工程を有することにより、上記課題を解決する。
L'invention aborde le problème qui est de pourvoir à : un procédé, dans lequel une couche semi-conductrice du type ailette, une couche semi-conductrice du type colonne, une électrode de grille et un câblage de grille sont formés, pour la fabrication d'un SGT qui présente une structure qui réduit la résistance parasite; et une structure de SGT obtenue par ledit procédé.patents-wipo patents-wipo